CPLD在数字电压表设计中的应用  

作　　者：刘玉良[1] 刘国平[1] 王世来[2] 

机构地区：[1]浙江海洋学院工程学院,浙江舟山316004 [2]浙江海洋学院教务处,浙江舟山316004

出　　处：《自动化与仪器仪表》2005年第6期68-69,81,共3页Automation & Instrumentation

摘　　要：以CPLD为主要硬件设计一个数字电压表,其功能由VHDL编程决定,实现了硬件设计软件化,使系统的灵活性显著提高.仿真及硬件测试表明:数字电压表能测量和显示0～5V电压,测量精度为0.02V.A Digital Voltage Meter is Designed mainly with CPLD and its function can be decided flexiblely by VHDL program. Result from emulate and testing indicates the meter can measure voltage with a range from 0 to 5V and a resolving power 0.02V.

关 键 词：数字电压表 CPLD VHDL 

分 类 号：TM933.2[电气工程—电力电子与电力传动]