USB CORE与AHB总线接口功能模块的硬件设计  

Hardware design of the functional module of USB CORE and AHB BUS Interface

作　　者：张青竹[1] 陈文楷[1] 张利洲[1] 

机构地区：[1]北京工业大学电子信息与控制工程学院,北京100022

出　　处：《仪器仪表用户》2006年第1期39-40,共2页Instrumentation

摘　　要：本文阐述了AHB总线和USB总线的数据传输规范,给出了USB CORE与AHB总线连接的结构框图,提出模块的设计思路并用硬件描述语言Verilog HDL实现了模块的编码及功能仿真。In this paper, the data transfer specification of AHB bus and USB bus are described at first, Then it provides the structure chart of connection between USB CORE and AHB bus, presenting a kind of design idea about the module, and achieving the code with Verilog Hardware Description Language and functional simulation of the module.

关 键 词：SOC USB AHB VERILOG HDL 

分 类 号：TP336[自动化与计算机技术—计算机系统结构]