一种3.8 GHz 0.25 μm CMOS低噪声放大器的设计  

Design of a 3.8GHz 0.25μm CMOS Low Noise Amplifier

作　　者：王磊[1] 余宁梅[1] 

机构地区：[1]西安理工大学电子工程系,陕西西安710048

出　　处：《微电子学》2006年第1期101-104,共4页Microelectronics

基　　金：日本OKI公司资助项目

摘　　要：从优化电路结构出发,提出并设计了一种工作于3.8 GHz的低噪声放大器。与传统级联结构相比,该电路引入了级间匹配网络。级间匹配网络的实现,可以使整个电路的功率增益、噪声系数等关键性能指标得到改善。电路采用0.25μm RF CMOS工艺制作,用Hspice软件对电路进行了模拟。结果表明,该电路的正向功率增益为15.67 dB,NF为2.88 dB,IIP3为-0.21 dBm,功耗为25.79 mW。A 3.8 GHz low noise amplifier （I.NA） is designed, into which an inter-stage matching network is in troduced, compared with the traditional cascaded structure. The reallzation of the inter stage matching network can improve the performance of key parameters, such as power gain and noise figure. This circuit is implemented in a 0. 25 μm RF CMOS technology and simulated with Hspice. Results from simulation show that the circuit has a forward power gain of 15.67 dB, a noise figure of 2.88 dB, an IIP3 of 0.21 dBm, and a power dissipation of 25.79 mW.

关 键 词：CMOS 低噪声放大器 级间匹配网络 片上螺旋电感 噪声系数 

分 类 号：TN722.3[电子电信—电路与系统]