Analysis and Design of a ΔΣ Modulator for Fractional-N Frequency Synthesis  

ΔΣ调制器在分数分频频率综合器中的分析与设计(英文)

作　　者：张伟超[1] 许俊[1] 郑增钰[1] 任俊彦[1] 

机构地区：[1]复旦大学微电子学系专用集成电路与系统国家重点实验室,上海200433

出　　处：《Journal of Semiconductors》2006年第1期41-46,共6页半导体学报（英文版）

基　　金：上海应用材料研究与发展基金资助项目(批准号:0302)~~

摘　　要：This paper presents the design considerations and implementation of a novel topology digital multistage-noise-shaping （MASH） delta-sigma modulator suitable for fractional-N phase-locked-loop （PLL） frequency synthesis. In an effort to reduce the complexity and dissipation,a pipeline technique has been used, and the proposed carry save tree （CST） algorithm optimizes the multi-input adder structure. The circuit has been verified through Matlab simulation, ASIC implementation, and FPGA experiment, which exhibits high performance and potential for a gigahertz range,low-power monolithic CMOS frequency synthesizer.提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型ΔΣ调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.

关 键 词：△∑ modulator fractional-N frequency synthesis MASH architecture 

分 类 号：TN74[电子电信—电路与系统]