一种改进的基于扫描的电路设计  

Improvement of Scan-Based Design

作　　者：唐玉兰[1] 于宗光[2] 李天阳[1] 黄越[1] 

机构地区：[1]江南大学信息工程学院,214000 [2]中国电子科技集团公司第五十八研究所,江南大学信息工程学院214000

出　　处：《微计算机信息》2006年第02Z期235-237,共3页Control & Automation

基　　金：电子元器件可靠性物理及其应用技术国防科技重点实验室基金资助;资助号:51433020105DZ6801

摘　　要：由于科学技术的快速提高,单一芯片中所包含的晶体管的数目越来越多,相对造成了芯片可测试度的降低,以及测试成本的增加。传统的基于扫描的测试方法中,常会有测试时间太长的缺点。本文采用了向量压缩,并用Test-Per-Clock的方式来处理待测电路,减少了测试时间,不影响故障覆盖率。Due to the fast improvement of process technology, the number of transistors continuously increase in a chip, which decreases the testability and increases the testing cost. The conventional scan-based design has some disadvantages, one of which is the test time too long. In this thesis, we try to compress vectors and test the CUT with Test-Per-Clock to reduce the test time. Also we can get the same fault coverage in very short test time.

关 键 词：内建自测试 多输入特征寄存器 线性反馈移位寄存器 

分 类 号：TN407[电子电信—微电子学与固体电子学]