基于FPGA的IPSec协议安全算法硬件单元设计  

Design of the Security Algorithm Hardware Unit Based on FPGA for IPSec

作　　者：刘航[1] 戴冠中[1] 李晖晖[1] 陈赞锋[1] 

机构地区：[1]西北工业大学信息安全中心,西安710072

出　　处：《计算机科学》2006年第2期97-99,共3页Computer Science

基　　金：国防基础研究项目(项目编号:J1300B005)

摘　　要：IPSec 协议中的加解密、消息认证等安全算法的硬化实现可以显著改善关键网络设备的安全处理性能。本文采用现场可编程门阵列(FPGA)设计了一个包括 AES、HMAC-SHA-1等安全算法及其替换算法的 IPSec 协议安全算法硬件单元。仿真结果表明,本文设计的安全算法硬件单元能显著地提高 IPSec 协议的处理速度。The hardware-based implementation of the security algorithms, such as block cipher and message authentication, can effectively improve the security processing performance of the key network equipments. In this paper, a security algorithm hardware unit including Advanced Encryption Standard and HMAC SHA-1 along with their substitute algorithms for Internet Protocol Security （IPSec）is designed based on Field Programmable Gate Array （FPGA）. Simulation results show that the security algorithm hardware unit can greatly promote the processing speed of IPSec.

关 键 词：网际安全协议 现场可编程门阵列 高级加密标准 消息签名 安全散列算法 

分 类 号：TN913[电子电信—通信与信息系统] TN915.04[电子电信—信息与通信工程]