基于CPLD的EPP并行接口设计  

The Design of EPP Parallel Interface Based on CPLD

作　　者：李振杰 刘宁宁 米立红 

机构地区：[1]北京军区通信训练大队,北京100093

出　　处：《微计算机应用》2006年第2期251-253,共3页Microcomputer Applications

摘　　要：详细介绍了一种在CPLD控制下实现的微型机EPP并行接口设计方案。CPLD的接口时序逻辑控制功能采用状态机工作方式实现,并给出了用VHDL编写的主要源代码。通过调试,该方案已成功应用于作者所开发的传感器数据采集系统,达到了良好的工程应用效果。This paper provides a scheme of EPP parallel interface controlled by CPLD. State- machine is used to implement the timing logic in CPLD, and the main codes written by VHDL language are given. After testing, this scheme was used successfully in data acquisition system of serusors developed by author, and get a good result in practical application.

关 键 词：CPLD EPP并口 VHDL 

分 类 号：TP334.7[自动化与计算机技术—计算机系统结构]