基于CPLD的混合逻辑乘法器的设计  

Design of Mixed Logical Multiplier Based On CPLD

作　　者：何静[1] 李清峰[1] 

机构地区：[1]湖南商学院计算机与电子工程系

出　　处：《微计算机信息》2006年第06Z期244-246,共3页Control & Automation

基　　金：湖南省自然科学基金项目"数据挖掘中关联规则的研究"资助.编号:04JJ40048

摘　　要：本文介绍了混合逻辑乘法器的设计实例,采用Altera公司的MAX7000AE系列的芯片及MAX+PLUSII开发系统实现,并给出VHDL的源程序及时序仿真波形。The paper introduces a design example of mixed logical multiplier, which is realized with MAX7000AE chip and MAX ＋ PLUSII of Altera Co. And gives its source program of VHDL and timing simulation waveform.

关 键 词：混合逻辑乘法器 CPLD VHDL 时序仿真 

分 类 号：TN83[电子电信—信息与通信工程]