一种增强Verilog建模能力的编译预处理器  

A Verilog Preprocessor for Modeling Enhancements

作　　者：徐晨[1] 蒋华[2] 袁红林[3] 

机构地区：[1]南通大学江苏省ASIC设计重点实验室,江苏南通226007 [2]东南大学集成电路学院,南京210096 [3]南通大学电子信息学院,江苏南通226007

出　　处：《计算机工程与应用》2006年第17期111-113,122,共4页Computer Engineering and Applications

基　　金：国家863高技术研究发展计划资助项目(编号:2005AA123320)

摘　　要：文章讨论了一种增强Verilog硬件描述语言建模能力的编译预处理器的设计问题。VerilogHDL是专用集成电路设计中应用广泛的一种硬件描述语言,它尚存在一些缺陷。编译预处理器的功能是增强数字系统设计中对模块输入输出端口阵列等参数化设计的能力。在分析IEEEVerilog1364—2001建模特性的基础上,基于LEX和YACC设计出专门的编译预处理器,显著降低了程序规模,可以方便地嵌入其他仿真或综合工具中,增强了VerilogHDL参数化的建模特性。This paper describes research leading to the generation of a preprocessor for modeling enhancements to the Verilog hardware description language.The Verilog,a widely used hardware description language in ASIC design,still has some deficiencies.The function of this preprocessor is to support parameterized design in array of input and output ports of a module for a digital system.A deficiency of IEEE Verilog1364-2001,its lack of support for parameterized feature in array of input and output ports,is identified.Then,a preprocessor is described using LEX and YACC.The proposed method can be easily applied to all existing simulation or synthesis tools to reduce lines of code for the modeling enhancements.

关 键 词：编译预处理器 参数化设计 VERILOG LEX YACC 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论]