AES算法中SubBytes变换的高速硬件实现  

A Highly Efficient SubBytes Transform Circuit for AES Cipher

作　　者：高磊[1] 戴冠中[1] 

机构地区：[1]西北工业大学自动化学院,陕西西安710072

出　　处：《微电子学与计算机》2006年第7期47-49,共3页Microelectronics & Computer

基　　金：西北工业大学研究生创业种子基金项目(Z200554)

摘　　要：SubBytes变换是AES算法中唯一的非线性变换,也是硬件实现模块中的关键部分。文章在研究有限域GF(28)与其复合域GF((24)2)变换的基础上,采用组合逻辑替代RAM查表的方法实现SubBytes变换,并在其内部实现了三级流水线。在AlteraEP20KE系列的FPGA上进行了综合仿真验证,基于此高速SubBytes变换实现方法所设计的AES-128模块在ECB模式下的理论最大加密处理速度达到了12Gbps。A highly efficient SubBytes transform circuit for AES cipher is presented. Unlike previous methods which rely on look-up tables to implement the SubBytes, we use the combinational logic whicb is only based on arithmetic operations in the finite field GF （2s） with 3 substages. Using the proposed architecture, a fully subpipelined AES-128 unit can achieve a throughput of 12 Gbps on an Ahera EP20KE device in non-feedback mode.

关 键 词：AES SubBytes 有限域 流水线 

分 类 号：TP309[自动化与计算机技术—计算机系统结构]