CMOS工艺中栅耦合ESD保护电路  

Design of the ESD protection circuit with the gate-couple technique in CMOS technology

作　　者：杜鸣[1] 郝跃[1] 

机构地区：[1]西安电子科技大学宽禁带半导体材料与器件教育部重点实验室,陕西西安710071

出　　处：《西安电子科技大学学报》2006年第4期547-549,共3页Journal of Xidian University

基　　金：国家863高科技项目支持研究(2003AA1Z1630)

摘　　要：为了克服大尺寸静电放电损伤防护元件存在的不均匀导通情况,提出了一种改进的静电放电损伤保护电路方案.该方案利用栅漏交叠区的结扩散电容作为耦合元件,电容耦合作用使大尺寸元件在静电放电损伤事件发生时能够均匀导通,从而有效提高静电放电损伤保护电路的抗静电能力.An improved design method, the Gate-Couple technique, for the ESD protection circuit is presented for overcoming the asymmetrical turn-on of large dimension ESD protect devices. The gatedrain diffuse capacitance is used as the couple device. The capacitance couple dfect can turn on the large dimension device uniformly when the ESD event occurs, and improve the performance of the ESD protection circuit. The testing of sample chips shows that the anticipated effect is achieved.

关 键 词：静电放电损伤 电容耦合 保护电路 

分 类 号：TN386[电子电信—物理电子学]