ST-BUS总线接口模块的Verilog HDL设计  

作　　者：罗海[1] 王莉[2] 罗龙智[3] 

机构地区：[1]成都电子科技大学通信与信息工程学院 [2]四川农业大学信息与工程技术学院 [3]成都电子科技大学电子工程学院

出　　处：《电子设计应用》2006年第9期93-94,96-97,共4页Electronic Design & Application World

摘　　要：ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计,本文对ST-BUS总线进行了介绍,讨论了ST-BUS总线接口收发模块的设计方法,给出了VerilogHDL实现和模块的时序仿真图。

关 键 词：ST-BUS VERILOG HDL 接口模块 E1 CPLD 

分 类 号：TP336[自动化与计算机技术—计算机系统结构] TP312[自动化与计算机技术—计算机科学与技术]