SoC测试中低成本、低功耗的芯核包装方法  

Wrapper Design for Low Cost and Low Power in SoC Test

作　　者：王伟[1] 韩银和[2] 胡瑜[2] 李晓维[2] 张佑生[1] 

机构地区：[1]合肥工业大学计算机与信息学院,合肥230009 [2]中国科学院计算技术研究所先进测试技术实验室,北京100080

出　　处：《计算机辅助设计与图形学学报》2006年第9期1397-1402,共6页Journal of Computer-Aided Design & Computer Graphics

基　　金：国家重点基础研究发展规划项目(2005CB321604);国家自然科学基金(90207002;60576031);北京市重点科技项目(H020120120130);中国科学院计算技术研究所基金(20056330;20056600-16)

摘　　要：提出一种SoC测试中新颖的并行芯核包装方法(parallel core wrapper design,pCWD),该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间.为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法.实验结果表明,针对ITC 2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50%的测试时间及95%的测试功耗.A novel parallel core wrapper design （pCWD） approach is presented in this paper for lowering test power by shortening wrapper scan chains and adjusting test patterns. In order to achieve good shift time reduction from overlapping in pCWD, a two-phase process： ＂partition＂ and ＂fill＂ is presented. Experimental results on d695 of ITC2002 benchmark demonstrate that about 50 % shift time and 95 % test power reduction can be achieved.

关 键 词：SOC测试 芯核包装电路 不确定位 扫描切片 

分 类 号：TP391.7[自动化与计算机技术—计算机应用技术]