A CMOS Low Power Fully Differential Sigma-Delta Frequency Synthesizer for 2Mb/s GMSK Modulation  

应用于2 Mb/s GMSK调制的CMOS低功耗全差分Sigma-Delta频率综合器(英文)

作　　者：张利[1] 池保勇[1] 姚金科[2] 王志华[1] 陈弘毅[1] 

机构地区：[1]清华大学微电子学研究所,北京100084 [2]清华大学电子工程系,北京100084

出　　处：《Journal of Semiconductors》2006年第12期2106-2111,共6页半导体学报（英文版）

基　　金：国家重点基础研究发展计划(批准号:G2000036508);国家自然科学基金(批准号:90407006,60475018)资助项目~~

摘　　要：A CMOS fully-differential 2.4GHz ∑-△ frequency synthesizer for Gaussian minimum shift keying （GMSK）modulation is presented. A pre-compensation fractional-N phase-locked loop（PLL）is adopted in the modulator.The transfer function of the type- Ⅱ third-order phase-locked loop is deduced,and the important parameters that affect the loop transfer function are pointed out. Methods to calibrate the important loop parameters arc introduced. A differential tuned LC-VCO and a fully-differential charge pump are adopted in the PLL design. The designed circuits are simulated in a 0.18gm 1P6M CMOS process. The power consumption of the PLL is only about llmW with the low power consideration in building blocks design, and the data rate of the modulator can reach 2Mb/s.设计了应用于GMSK调制,工作在2·4GHz ,CMOS全差分的∑-△频率综合器.调制器中采用预补偿的分数N锁相环.推导了Ⅱ型三阶锁相环的传输函数,并指出影响环路传输函数的重要参数.介绍了校准重要的环路参数的方法.锁相环设计中采用差分调节的LC压控振荡器和全差分的电荷泵.设计的电路利用0·18μm1P6MCMOS工艺进行仿真.由于锁相环的组成模块中采用了低功耗设计,锁相环的功耗仅为11mW左右,调制器的数据率达到2Mb/s .

关 键 词：CMOS FRACTIONAL-N Gaussian minimum shift keying phase-locked loop~ sigma-delta 

分 类 号：TN74[电子电信—电路与系统]