一种锁定相位编程可调全数字锁相环设计  

A Design of Locked Phase Programmable DPLL

作　　者：李建伟[1] 徐红兵[1] 王毅[2] 

机构地区：[1]电子科技大学自动化工程学院,四川成都610054 [2]北京伽略电子系统技术有限公司,北京100081

出　　处：《现代电子技术》2007年第3期84-86,共3页Modern Electronics Technique

摘　　要：在介绍经典全数字锁相环(DPLL)结构与工作原理的基础上,提出了一种可实现输出信号与输入信号多相位锁定的全数字锁相环路设计,详细介绍了设计思路、结构及工作原理。设计采用Verilog硬件描述语言描述,进行了计算机仿真、现场可编程逻辑器件(FPGA)实现和系统板级实验,证明了设计的可行性。At first, the paper introduces the structure and theory of typical All Digital Phase Locked Loop（ADPLL）. Then it proposes a new design of ADPLL which can lock the input signals and output signals at multiple phase. It describes the design clue, structure and principle of the system. Verilog hardware description language is used to describe the design. Computer simulation,FPGA implementation and system board test all prove that the design is feasible,

关 键 词：全数字锁相环 多相位 现场可编程逻辑器件 VERILOG 

分 类 号：TP273[自动化与计算机技术—检测技术与自动化装置]