超薄栅介质的可靠性研究  

作　　者：张安康 

出　　处：《电子器件》1989年第1期6-14,共9页Chinese Journal of Electron Devices

摘　　要：一、概述 随着亚微米工艺的日趋成熟,MOS集成电路的集成度也随之大幅度提高,所用的SiO_2在不断地减薄。例如,64KDRAM(动态随机存贮器)的氧化层厚度为30～40nm,256KDRAM的氧化层厚度为15～25nm,1MDRAM和电可擦可编程序唯读存贮器(EEPROM的氧化层厚度小于10nm。如图1所示。 氧化层不仅可用作MOSFET的栅介质,还可构成动态存贮器的存贮电容,并提供器件之间的隔离层。随着集成度的提高,芯片面积不断增大,器件尺寸按比例缩小,栅介质的不稳定和击穿等成为MOS集成电路失效的主要原因。例如,在EEPROM中,隧道击穿是导致其疲劳损坏的主要原因。因此,了解、分析、提高超薄栅介质的稳定性与可靠性是十分必要的。

关 键 词：MOS 栅介质 可靠性 集成电路 

分 类 号：TN405.5[电子电信—微电子学与固体电子学]