2.5Gb/s 0.18μm CMOS Clock and Data Recovery Circuit  

2.5Gb/s 0.18μm CMOS时钟数据恢复电路(英文)

作　　者：刘永旺[1] 王志功[1] 李伟[1] 

机构地区：[1]东南大学射频与光电集成电路研究所,南京210096

出　　处：《Journal of Semiconductors》2007年第4期537-541,共5页半导体学报（英文版）

摘　　要：A 2.5Gb/s clock and data recovery （CDR） circuit is designed and realized in TSMC＇s standard 0.18/μm CMOS process. The clock recovery is based on a PLL. For phase noise optimization,a dynamic phase and frequency detector （PFD） is used in the PLL. The rms jitter of the recovered 2.5GHz clock is 2.4ps and the SSB phase noise is - 111dBc/Hz at 10kHz offset. The rms jitter of the recovered 2.5Gb/s data is 3.3ps. The power consumption is 120mW.采用TSMC公司标准的0.18μm CMOS工艺,设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路.时钟恢复由一个锁相环实现.通过使用一个动态的鉴频鉴相器,优化了相位噪声性能.恢复出2.5GHz时钟信号的均方抖动为2.4ps,单边带相位噪声在10kHz频偏处为-111dBc/Hz.恢复出2.5Gb/s数据的均方抖动为3.3ps.芯片的功耗仅为120mW.

关 键 词：clock recovery data recovery phase locked loop dynamic phase and frequency detector 

分 类 号：TN432[电子电信—微电子学与固体电子学]