FPGA动态重构技术在算术逻辑单元中的应用  

The Dynamic Reconfiguration of FPGA Realizing in ALU

作　　者：尚丽娜[1] 徐新民[2] 

机构地区：[1]浙江大学城市学院,杭州310015 [2]浙江大学信息学院,杭州310027

出　　处：《电子器件》2007年第3期1091-1094,共4页Chinese Journal of Electron Devices

基　　金：浙大城市学院教师科研基金资助项目(J52207007)

摘　　要：基于Virtex2-Pro ML310开发环境,使用基于模块(Module-based)的部分动态可重构方式,实现了动态重构技术在算术逻辑单元中的运用.实验数据结果表明使用普通方法需要下载的文件大小是使用部分动态重构方法的5.82倍,部分动态重构以较小容量的硬件资源,实现了较大的时序系统整体功能,减小了算术逻辑单元的面积,增加了电路的下载速度并且提高了硬件利用率.Based on the Virtex2-Pro ML310, it realized the dynamic reconfiguration of FPGA in ALU using Module-based partial reconfiguration. The experimental results show that the size of the file using normal method is 5. 82 times to the file using partial reconfiguration, and the partial reconfiguration can realize the whole function of biggish time sequence system by using less hardware resource; the area of the ALU is decreased; the download speed and the utilization ratio of the board are also greatly improved.

关 键 词：FPGA 部分重构 动态重构 ALU 总线宏 

分 类 号：TN431.2[电子电信—微电子学与固体电子学]