一种用于公钥系统中的高速乘法器/乘加器的实现  

A Design of Low Latency Multiplier/Mac Unit for Public-Key Cryptography

作　　者：张家宏[1] 陈建华[1] 张丽娜[1] 

机构地区：[1]武汉大学数学与统计学院,湖北武汉430072

出　　处：《武汉大学学报（理学版）》2007年第3期283-286,共4页Journal of Wuhan University:Natural Science Edition

基　　金：国家高技术研究发展计划资助项目(863)(2001AA141010)

摘　　要：给出了一种基于标准ASIC设计实现的高速无符号32位乘法器,在此设计的基础上略加改动可以作为实现32×32+32的乘加器.这种乘法器使用了经过改进的Booth编码结构来产生部分积,然后对部分积压缩,最后采用高速超前进位加法器得到最终结果.这种乘法器/乘加器用于实现公钥协处理器(如RSA、ECC),在0.25μm工艺下频率可达到100 MHz,远远高于Design Ware库里的乘法单元.This paper presents a design and implementation of a high-speed 32×32 unsigned number multiplier using a standard ASIC design methodology. And a 32×32＋32 MAC unit is obtained after a little modification on 32×32 multiplier. The multiplier employs Modified Booth recoder to generate partial products, the reduction of the partial products, and a high speed carry look ahead adder to sum the final result. These multiplier/MAC unit are used in public-key coprocessor to implement RSA and ECC algorithm in clock frequency of 100 MHz based on 0.25 μm technology.

关 键 词：Booth编码器 超前进位加法器 乘法器 18-2压缩单元 

分 类 号：TP309[自动化与计算机技术—计算机系统结构]