基于Verilog语言的可预置加减计数器的设计  

Design of Reversible Counter Based on Verilog HDL

作　　者：胡滨[1] 

机构地区：[1]西安邮电学院,陕西西安710061

出　　处：《现代电子技术》2007年第16期177-178,181,共3页Modern Electronics Technique

摘　　要：计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计,运用Verilog HDL语言设计出了一种同步的可预置加减计数器,该计数器可以根据控制信号分别实现加法计数和减法计数,从给定的预置位开始计数,并给出详细的VerilogHDL源代码。最后,设计出了激励代码对其进行仿真验证,实验结果证明该设计符合功能要求,可以实现预定的功能。Counter is one of the elements most in use in VLSI design. It has been proved that choosing and using counter properly can solve many complex problems. Discussing the design of a kind of reversible counter,the study devises a synchronous reversible counter by applying Verilog HDL. The reversible counter can count from the given preset data, the detailed VeriogHDL source code has been given. The counter can add and subtract according to control signals. Finally, the study devises stimulate code to its simulation certification. The certification result testifies that the design accord with the functional requirements can realize the preconcerted function.

关 键 词：VERILOG HDL 可逆计数器 MODELSIM 可预置加减计数器 

分 类 号：TN47[电子电信—微电子学与固体电子学]