由版图引起的CMOS ESD保护电路失效的分析  

Study of Layout-Induced Failure in ESD Protection Circuit in CMOS IC

作　　者：陶剑磊[1] 方培源[1] 王家楫[1] 

机构地区：[1]复旦大学国家微分析中心,上海200433

出　　处：《半导体技术》2007年第11期1003-1006,共4页Semiconductor Technology

摘　　要：ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题。光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理。通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径。ESD （electrostatic discharge） protection circuit is an indispensable part in CMOS IC. It is a hard problem to avoid over-ESD-stress-induced breakdown in the protection circuit with the deep sub-micron characteristic dimensions of CMOS IC. Photon emission microscopy （PEM） is an efficient tool to localize the failure. Layout analysis and micro-analysis methods such as scanning electron microscopy （SEM） and focused ion beam （FIB） were used to find out the cause and the mode of the failure in ESD protection circuit. Two cases of breakdown in ESD protection circuit in CMOS power IC were studied, and some methods to improve the layout design of ESD protection circuit were proposed.

关 键 词：CMOSIC 静电放电 失效分析 

分 类 号：TN306[电子电信—物理电子学]