一种基于JTAG的软硬件协同SOC调试接口  

An SW-HW Co-Design Debug Interface for SOCs Based on JTAG

作　　者：刘洋[1] 吴王华[1] 周晓方[1] 周电[1] 

机构地区：[1]复旦大学微电子系专用集成电路和系统国家重点实验室,上海201203

出　　处：《微电子学与计算机》2007年第11期34-37,共4页Microelectronics & Computer

基　　金：国家"863"计划项目(2003AA1Z1120);上海市科委SDC项目(037062020)

摘　　要：提出了一种处理器片上调试系统。使用科学的设计方法学完成了硬件与软件部分的设计,采用优化策略改进了硬件部分,得到了测试覆盖率高、稳定性较高、实时性较好的可调试SOC。软件部分通过层次化设计,连接硬件和UI,具有一定的价值。The paper presents an on-chip debug system for embedded microprocessors. It contains design of both hardware and software. Some optimization strategies are used to improve hardware design, so the SOC owns large test coverage, great stability and good timing. The software part is hierarchical, which communicate with hardware and user interface.

关 键 词：JTAG 软硬件协同 全寄存器长链 无缝切换 长短链结合 

分 类 号：TN4[电子电信—微电子学与固体电子学]