A Slice Analysis-Based Bayesian Inference Dynamic Power Model for CMOS Combinational Circuits  

基于切片分析的CMOS组合电路贝叶斯动态功耗模型(英文)

作　　者：陈杰[1] 佟冬[1] 李险峰[1] 谢劲松[1] 程旭[1] 

机构地区：[1]北京大学微处理器研究开发中心,北京100871

出　　处：《Journal of Semiconductors》2008年第3期502-509,共8页半导体学报（英文版）

基　　金：国家高技术研究发展计划(批准号:2004AA1Z1010);国家自然科学基金(批准号:60703067)资助项目~~

摘　　要：To improve the accuracy and speed in cycle-accurate power estimation, this paper uses multiple dimensional coefficients to build a Bayesian inference dynamic power model. By analyzing the power distribution and internal node state, we find the deficiency of only using port information. Then, we define the gate level number computing method and the concept of slice, and propose using slice analysis to distill switching density as coefficients in a special circuit stage and participate in Bayesian inference with port information. Experiments show that this method can reduce the power-per-cycle estimation error by 21.9% and the root mean square error by 25.0% compared with the original model, and maintain a 700 ＋ speedup compared with the existing gate-level power analysis technique.为改善周期精确级功耗分析的准确度和速度问题,使用多维特征参数建立贝叶斯推理的动态功耗模型.基于功耗分布与电路内部节点状态的分析,发现仅使用端口信息作为参数的不足.定义了门单元级数的计算和对应切片的概念,提出使用切片分析的技术提取电路内部关键层的翻转密度作为参数,与端口信息共同参与贝叶斯推理.基于ISCAS85基准电路的实验结果表明,该方法使原始模型的误差降低21.9%,均方差降低25.0%,同时保持了相对现有门级功耗分析700倍的加速比.

关 键 词：slice analysis Bayesian inference power model CMOS combinational circuit 

分 类 号：TN432[电子电信—微电子学与固体电子学]