基于FPGA的矩阵乘法器优化设计  被引量:1

Optimized design of matrix multiplier based on FPGA

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作  者:钟声[1] 侯朝焕[1] 杨常安[1] 陈栋[1] 

机构地区:[1]中科院声学所数字系统集成技术部,北京100080

出  处:《电子测量技术》2008年第2期95-98,102,共5页Electronic Measurement Technology

摘  要:目前FPGA(field programmable gate array)在许多信号处理领域有了越来越多的应用,其中有不少是应用于矩阵的运算与变换。通过使用新一代FPGA中嵌入的DCM(digital clock manager)模块,可以针对矩阵运算的特点,对实现矩阵运算的硬件结构进行优化,从而大幅的降低在FPGA中实现矩阵运算所占用的硬件资源。本文以3×3矩阵乘法器为例对此类优化设计进行了详细介绍。More and more FPGAs are used in DSP systems,and some of them are designed to deal with the matrix. It is possible to optimize the hardware structure by making use of the DCM module embedded in FPGAs. The amount of hardware resource occupied to realize the basic matrix calculating functions will reduce a lot after optimized. This thesis introduces the optimizing method over the implementation of a 3 × 3 matrix multiplier in detail.

关 键 词:FPGA DCM 矩阵运算 

分 类 号:TN927.2[电子电信—通信与信息系统]

 

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