一种静态电路兼容的4GHz64位动态加法器设计  

A Static Circuit Compatible 4GHz 64Bit Dynamic Adder Design

作　　者：王志远[1] 高茁[1] 

机构地区：[1]中国科学院计算技术研究所

出　　处：《微电子学与计算机》2008年第3期159-162,共4页Microelectronics & Computer

基　　金：国家自然科学基金项目(60673146);国家“八六三”计划项目(2005AA110010,2005AA119020);国家“九七三”重点基础研究发展计划项目(2005CB321600);国家杰出青年基金项目(60325205);中科院计算所知识创新课题(20066012,20056240)

摘　　要：设计了一个与静态电路兼容的64位动态加法器,采用嵌入逻辑的动态触发器,以及多相位时钟技术,实现了与上、下级静态电路的接口.在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载,提高性能.在STMicro90nmCMOS工艺下,该加法器可工作在4GHz时钟下,功耗45.9mW.Design a 64bit static circuit compatible dynamic adder. This design adopts logic embedded dynamic flip-flop technique, and multiphase clocking scheme to ensure the compatibility with static pipeline. The adder is implemented with the optimized Kogge-Stone algorithm, in which only a subset of the full prefix tree is needed, to balance the internal logic path and logic fan-out for better performance. In STMicro 90nm process, the adder runs at a clock frequency of 4GHz, with an average power consumption of 45.9mW.

关 键 词：加法器 先行进位 动态电路 

分 类 号：TP31[自动化与计算机技术—计算机软件与理论]