高茁

作品数：4被引量：13H指数：2
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供职机构：中国科学院计算技术研究所更多>>
发文主题：高性能加法器锁相环仿真动态电路更多>>
发文领域：自动化与计算机技术电子电信更多>>
发文期刊：《仪表技术与传感器》《Journal of Semiconductors》《微电子学与计算机》更多>>
所获基金：国家自然科学基金国家重点基础研究发展计划国家高技术研究发展计划国家杰出青年科学基金更多>>
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A PVT Tolerant Sub-mA PLL for High Speed Links被引量：2
《Journal of Semiconductors》2008年第10期1873-1878,共6页杨祎 杨丽琼 张锋 高茁 黄令仪 胡伟武 
国家自然科学基金(批准号:60673146,60703017,60736012);国家高技术研究发展计划(批准号:2007AA01Z114);国家重点基础研究发展计划(批准号:2005CB321600)资助项目~~
A sub-mA phase-locked loop fabricated in a 65nm standard digital CMOS process is presented. The impact of process variation is largely removed by a novel open-loop calibration that is performed only during start-up bu...
关键词：PLL PVT variation JITTER 
一种静态电路兼容的4GHz64位动态加法器设计被引量：2
《微电子学与计算机》2008年第3期159-162,共4页王志远 高茁 
国家自然科学基金项目(60673146);国家“八六三”计划项目(2005AA110010,2005AA119020);国家“九七三”重点基础研究发展计划项目(2005CB321600);国家杰出青年基金项目(60325205);中科院计算所知识创新课题(20066012,20056240)
设计了一个与静态电路兼容的64位动态加法器,采用嵌入逻辑的动态触发器,以及多相位时钟技术,实现了与上、下级静态电路的接口.在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载,提高性能.在STMicro90nmCMOS工艺下,该加...
关键词：加法器 先行进位 动态电路 
高速低功耗传输电路的时钟系统设计被引量：1
《微电子学与计算机》2008年第1期108-111,共4页黄志正 杨祎 高茁 
国家自然科学基金项目(60673146);国家“八六三”计划项目(2005AA110010,2005AA119020);国家“九七三”计划发展项目(2005CB321600)
利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-sync...
关键词：时钟 锁相环 高速传输 功耗 
高性能除法电路仿真与实现被引量：8
《仪表技术与传感器》2006年第6期38-39,60,共3页刘慧英 戴春蕾 高茁 
比较了当今主流处理器中除法器的几种算法,通过分析,得知SRT运算的硬件结构简单、面积小、功耗小。对SRT算法进行了改进,使用了两级重叠基-2使其变化为基-4的方法,速度较普通的基-2算法提高了1倍,而硬件代价却远小于基-4的方法。用veri...
关键词：除法 基 商选择函数 仿真 
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