基于FPGA的全数字锁相环性能改进的设计  

Design of An Improved ADPLL Base on FPGA

作　　者：邵帅[1] 李曼义[1] 和伟[1] 李树晨[1] 

机构地区：[1]云南师范大学物理与电子信息学院,云南昆明650092

出　　处：《云南师范大学学报（自然科学版）》2008年第2期37-39,共3页Journal of Yunnan Normal University:Natural Sciences Edition

基　　金：国家自然科学基金资助(50367001)

摘　　要：简单介绍了全数字锁相环(ADPLL)的工作原理,详细论述了一种可增大全数字锁相环同步范围的数控振荡器的设计方法,并给出了部分VHDL设计程序代码和仿真波形。在此数控振荡器的设计中引入了翻转触发器的概念,并通过改变翻转触发器的动作特点,使得数控振荡器的输出频率提高,以达到增大全数字锁相环同步范围的目的。In this paper, the principle of All - Digital Phase - locked Loop （ADPLL） is introduced. A design way of a Digital Control Oscillator（DCO） that will increase synchronous range of ADPLL is discussed in detail, and the partial VHDL code and simulation waveform is given. In this design, Toggle Flip flop（TFF） is mentioned. Output frequency of DCO is increased by TFF change. Finally, synchronous range of ADPLL is increased.

关 键 词：VHDL 全数字锁相环 数控振荡器 翻转触发器 

分 类 号：TN75[电子电信—电路与系统]