DES加密算法的FPGA实现  

FPGA Implementation of DES Encryption

作　　者：张峰[1] 郑春来[1] 耶晓东[1] 

机构地区：[1]陕西理工学院,陕西汉中723003

出　　处：《现代电子技术》2008年第7期80-82,共3页Modern Electronics Technique

基　　金：陕西理工学院教改项目(XJG0730)

摘　　要：为了实现一块具备高速加密/解密功能的DES芯片,在介绍了DES加密/解密算法原理的基础上,使用VerilogHDL语言对DES算法进行了实现。仿真结果表明该DES加密/解密模块功能完全正确。本模块基于Altera公司的Stratix系列EP1S10B672C6芯片,最高工作频率可达106 MHz,数据编码速率最高可达6 Gb/s。To implement a DES module with high speed encode/decode rate, the paper introduces the principle of DES encryption and the design process of the DES with Verilog HDL. Simulation suggests：the DES module operates well. Download with Altera Stratix series FPGA,EP1S10B672c6, the DES module can work at the clock of 106 MHz, encode/decode rate at 6Gbits/s.

关 键 词：DES FPGA VERILOG HDL 编码速率 

分 类 号：TP309.2[自动化与计算机技术—计算机系统结构]