一种全搜索低功耗运动估计IP核的设计  

IP Design for a Low-Power Full Search Motion Estimation Unit

作　　者：廖裕民[1] 余宁梅[1] 刘霄霄[1] 

机构地区：[1]西安理工大学电子工程系,西安710048

出　　处：《电子器件》2008年第2期724-727,共4页Chinese Journal of Electron Devices

基　　金：国家自然科学基金项目资助(60276017);陕西省自然科学基础研究计划项目资助(2006F29)

摘　　要：根据全搜索块匹配算法,提出了一种解析度可调的高效低功耗运动估计IP核结构。该结构用于处理8×8宏块并且搜索区域为[-7,7]。设计采用了蛇形寄存器组和二维脉动阵列结构,在提高计算速度的同时极大的减少了输入数据带宽。设计采用低功耗设计技术大幅减低了电路的功耗。IP核在FPGA上验证通过,该电路的工作频率在80MHz的时候就可以满足帧率为25frame/s和帧尺寸为720×576的视频序列的实时压缩处理要求。According the full search block matching algorithm, a architecture for variable low-power motion estimator IP corewas proposed, and it surports 8×8 macroblock at search range of [-7, 7]. 2-D systolic PE array and snakelike streamregisters are employed, and it can increase the speed and reduce the I/O bandwidth. The power of circuit decreases greatly by adopting low-power technology. The architecture was verified in FPGA, and it can support real time application of 720 576 at 25frame/s when the operation rate is 80 MHz.

关 键 词：全搜索块匹配 运动估计 低功耗 IP核 

分 类 号：TP302[自动化与计算机技术—计算机系统结构]