0.18μm CMOS 1∶20分频器电路设计  

1∶20 frequency divider circuit design using 0.18μm CMOS process

作　　者：邢立冬[1] 朱刘松[2] 蒋林[1] 

机构地区：[1]西安邮电学院计算机系,陕西西安710121 [2]中国人民解放军第323医院信息科,陕西西安710054

出　　处：《西安邮电学院学报》2008年第3期1-4,共4页Journal of Xi'an Institute of Posts and Telecommunications

基　　金：陕西省科学技术研究发展计划项目:2.5Gb/s超高速串行收发器芯片及IP核开发(项目编号:2004k05-G4);国家"863"计划项目:宽带电路交换核心芯片开发(项目编号:2003AA1Z1190)

摘　　要：采用0.18μm CMOS工艺设计了用于2.5GHz锁相环系统的1∶20分频器电路。该电路采用数模混合的方法进行设计,第一级用模拟电路实现1∶4分频,使其频率降低,第二级用数字电路实现1∶5分频,从而实现1∶20分频。该电路采用SMIC 0.18μm工艺模型,使用HSPICE进行了仿真。仿真结果表明,当电源电压为1.8V,输入信号峰峰值为0.2V时,电路可以工作在2.5GHz,功耗约为9.8mW。A 1：20 frequency divider for 2.5GHz PLL（phase-locked-loop） system is designed with 0.18μm CMOS technology. The circuit is designed with digital/analog mixed - signal methodology. The first level is realized with analog circuit for the 1 ： 4 divider, and the second level realizes the 1 ： 5 frequency divider by digital circuit. The circuit is simulated under SMIC 0.18μm CMOS model by HSPICE. It is shown that the circuit can run at a high frequency of 2.5GHz at an input Vpp（peak - to - peak voltage） of 0.2V and under a 1.8V power supply. Its power dissipation is about 9.8mW.

关 键 词：分频器 CMOS工艺 锁相环 数模混合 

分 类 号：TN772[电子电信—电路与系统]