固定延迟的流水线双精度浮点除法电路  

A Pipeline Double Precision Floating-Point Divider with Fixed Latency

作　　者：周珍艮[1] 郭立[1] 

机构地区：[1]中国科学技术大学电子科学与技术系

出　　处：《微电子学与计算机》2008年第5期84-87,共4页Microelectronics & Computer

基　　金：安徽省自然科学研究项目(KJ2007B3442C)

摘　　要：除运算采用泰勒级数展开,用5级流水线结构,查找表大小缩小为2.5kB,并获得固定延迟.FPGA综合结果表明,与其他设计电路相比,面积减小了33%.In this paper, we propose a fixed latency pipelined divider using mcdified Taylor-series expansion for floating point operations. The divider has 5 stages pipeline and its ROM only 2.5kB. Synthesize on FPGA, the proposed divider reduces chip area by about 33% than the other pipelined divider.

关 键 词：浮点 除法 泰勒级数 FPGA 

分 类 号：TP332[自动化与计算机技术—计算机系统结构]