基于FPGA的Turbo码译码算法实现  

Implementation of Turbo codes decoding algorithm based on FPGA

作　　者：张桂华[1] 桑会平[2] 姬红兵[1] 

机构地区：[1]西安电子科技大学电子工程学院,陕西西安710071 [2]中国电子科技集团第54研究所,河北石家庄050081

出　　处：《系统工程与电子技术》2008年第8期1584-1587,共4页Systems Engineering and Electronics

基　　金：国防预研基金(XXXXA24080206DZ0144)资助课题

摘　　要：在分析Turbo码编译码中MAP类译码算法的基础上,重点研究了Max-Log-MAP译码算法的工程实现方法。为解决Turbo码译码器FPGA实现时的复杂性高、存储量大的问题,提出了一种基于FPGA的优化译码器结构和译码算法实现方案,有效减少了存储容量,提高了处理速度,并在Altera的EP2S90芯片上实现了10MHz速率的Turbo码译码器,通过时序仿真验证了译码结构的有效性。The MAP algorithm of Turbo codes is analyzed firstly, with emphasis on the implementation of the Max-Log-MAP decoding algorithm. An optimized decoding structure of Turbo codes decoder with high speed and low memory capacity is proposed, which reduces the complexity and the requirement for memory capacity. The algorithm structure can be easily implemented on the EP2S90 FPGA of Altera at 10MHz. Simula- tion results show that it is both efficient and practical.

关 键 词：TURBO码 MAX-LOG-MAP算法 FPGA 译码器 

分 类 号：TN919.32[电子电信—通信与信息系统]