基于流水线结构的浮点加法器IP核设计  

The IP Core Design of Floating-point Adder

作　　者：夏杰[1] 宣志斌[1] 薛忠杰[2] 

机构地区：[1]江南大学信息工程学院,无锡214122 [2]中国电子科技集团第58研究所,无锡214035

出　　处：《微计算机信息》2008年第27期192-193,共2页Control & Automation

摘　　要：浮点加法运算是浮点运算中使用频率最高的一种运算,本文采用了五级加法器流水线结构,并使用Verilog HDL硬件描述语言对其进行编码。利在使用SMIC 0.18um CMOS工艺库进行综合,工作频率能达到500MHz。FPA （floating point adder） is one of the most useful operations in floating calculation. In this paper, we apply the structure of adder with five level pipeline, and encode it by using Verilog HDL. After synthesizing and simulating with 0.18urn CMOS library provided by SMIC , the working frequency of the adder achieves 500MHz.

关 键 词：浮点加法器 流水线 综合 

分 类 号：TP332.21[自动化与计算机技术—计算机系统结构] TN792[自动化与计算机技术—计算机科学与技术]