基于FPGA的verilog HDL语言设计优化  

作　　者：王春旭[1] 周晓平[1] 王黎黎[1] 

机构地区：[1]西安电子科技大学机电工程学院,陕西西安710071

出　　处：《电子元器件应用》2008年第11期45-47,共3页Electronic Component & Device Applications

摘　　要：为了解决用verilog HDL语言开发FPGA时某些电路容易产生"毛刺"的问题。文中通过对verilog语言特点的阐述,详细分析了编程过程中常见的两种"毛刺"信号的电路类型,最后给出了用verilog HDL语言进行设计优化的方法、程序与仿真波形。

关 键 词：FPGA VERILOG HDL 程序设计优化 信号处理 

分 类 号：TN791[电子电信—电路与系统] TP312[自动化与计算机技术—计算机软件与理论]