用Verilog HDL实现基于FPGA的通用分频器的设计  

Design of General Frequency Divider Based on FPGA Using Verilog HDL

作　　者：罗浩[1] 许艳[1,2] 仲佳嘉 

机构地区：[1]江西理工大学应用科学学院,江西赣州341000 [2]武汉理工大学信息学院,湖北武汉430070 [3]江西赣州供电公司通信自动化分公司,江西赣州341000

出　　处：《科技广场》2008年第10期215-216,共2页Science Mosaic

摘　　要：在数字逻辑电路设计中,常常遇到一些对时钟分频的需求。本文实现了一种基于FPGA的软件化的分频方法,通过对不同的Verilog HDL语言程序语句进行比较分析和仿真综合。Due go the limitation of the frequency dividers recently widely used, in this paper, a new software method of frequency dividers based on FPGA is introduced. Comparison and analysis are presented, and synthesis and simulation are performed by different Verilog HDL language program statement.

关 键 词：数字逻辑电路设计 分频器 FPGA VERILOG HDL 

分 类 号：TP311[自动化与计算机技术—计算机软件与理论]