一种基于FPGA的曼彻斯特编译码电路设计  

Manchester Encoding and Decoding Circuit Based on FPGA

作　　者：程希[1] 罗志会[1] 陈小刚[1] 

机构地区：[1]三峡大学理学院,湖北宜昌443002

出　　处：《三峡大学学报（自然科学版）》2008年第6期85-87,共3页Journal of China Three Gorges University：Natural Sciences

基　　金：三峡大学博士科技启动基金(0620070111)

摘　　要：运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.Applying the hardware description language VHDL and the software platform Max-plus, a Manchester coding and decoding circuit is designed based on LL-ADPLL which refines bit synchronized clock signal. The design process and waveform simulation are given; and they are testified by downloading in GW48- CK experimental platform.

关 键 词：FPGA VHDL mBnB码 全数字锁相环 

分 类 号：TN929.11[电子电信—通信与信息系统]