用于时钟恢复电路的高速集成锁相环设计研究  

Design of a High-speed Integrated PLL for Clock Recovery Circuit

作　　者：王小力[1,2] 刘刚[1] 

机构地区：[1]西安交通大学VLSI设计研究中心,西安710049 [2]新疆大学,乌鲁木齐830046

出　　处：《新疆大学学报（自然科学版）》2009年第1期16-19,86,共5页Journal of Xinjiang University(Natural Science Edition)

基　　金：教育部科学技术重点项目资助(03151)

摘　　要：本文在0.25μm CMOS工艺下设计实现了一种可用于STM-16标准时钟恢复电路的锁相环模块.在理论分析基础上,分别采用Alexander结构、改进型电流舵开关技术、Maneatis环形振荡器结构设计了锁相环模块中的鉴相器(PD)、电荷泵和压控振荡器电路,并完成了整个锁相环模块的优化.经Hspice仿真实验,设计实现的锁相环中心频率为2.5 025 GHz,在3.3V电源电压下的功耗为40 mW,环路带宽为60 MHz,锁定时间约为640 ns,满足性能设计需求,并具有低功耗、低电源电压、低噪声等特点,研究结果对于光纤通信系统、FM解调器、立体声解调器、声音检测器、频率分析仪和其他很多应用都要重要价值.This paper achived a PLL module used in CRC based on STM-16 standard by using a 0.25μm CMOS technology, the PD used Alexander structure, the CP used a improved current-steering switch technology. Maneatis ring oscillators are used as VCO. Hspice simulation results show that the circuit can work at 2.5025GHz, the power dissipated is 40mw under 3.3V supply. The results indicate that the main functions of the PLL module are realized and have practical value.

关 键 词：时钟恢复电路 锁相环 鉴相器 电荷泵 压控振荡器 

分 类 号：TN431[电子电信—微电子学与固体电子学]