高速流水线浮点加法器的FPGA实现  

作　　者：王晓莉[1] 黄伟[1] 王典洪[1] 

机构地区：[1]中国地质大学机械与电子信息学院,湖北武汉430074

出　　处：《电子元器件应用》2009年第4期62-65,共4页Electronic Component & Device Applications

摘　　要：浮点加法运算是现代数字信号处理中非常频繁的操作算法。文中结合VerologHDL和FPGA可编程技术来完成流水线结构进而实现符合IEEE754标准的单精度浮点数加法器的设计方法。通过仿真验证,该设计运算精度可达10-7,而且设计结构合理,可用于中高速信号处理系统之中。

关 键 词：浮点加法器 IEEE 754 单精度浮点数 流水线 FPGA 

分 类 号：TN918.1[电子电信—通信与信息系统] TP312[电子电信—信息与通信工程]