一种(5,2,3)网格码CMOS电路模拟译码器  

An Analog Decoder Realized by CMOS Circuits for(5,2,3) Trellis Code

作　　者：杨曙辉[1] 李学华[1] 仇玉林[2] 

机构地区：[1]北京信息科技大学光电信息与通信工程学院,北京100101 [2]中国科学院微电子所,北京100029

出　　处：《信号处理》2009年第4期526-531,共6页Journal of Signal Processing

基　　金：国家自然科学基金(No.60501007);北京市教委科技面上项目(No.KM200510772007);北京市委组织部优秀人才项目(No.0042D0500705);北京市中青年骨干教师项目

摘　　要：基于后验概率算法,采用CMOS工艺,通过晶体管级的模拟电路设计,构造了完整的(5,2,3)网格码模拟概率译码器。详细分析了部分单元电路的工作原理,并给出了模拟译码器的译码性能。当信噪比大于4.8dB时,对于950KHz的输入信号,输出没有错误。当输入信号为6MHz时,误码率约为10^(-4),工作速度最大可达20MHz。在5V工作条件下,译码器功耗为2.957mW。模拟结果表明,在速度一定的条件下,与采用数字电路实现的译码器相比,该模拟译码器在功耗和芯片面积上至少减少了一个数量级。该文的设计方法也适用于设计Turbo码、LDPC码等的模拟概率译码器,有望在功耗和芯片面积等方面得到良好的改善。Basing on the a-posterior probability algorithm （APP） and the CMOS technique, the paper fabricates a full analog probability decoder of （5,2,3） trellis code. Some circuits of the decoder are analyzed in detail. The decoding performance is given. When S/N is 4.8dB,for 950KHz input signal, there is no error in the output of the decoder. When the frequency of the input signal is 6MHz,the error bit rate is about 10^-4. The maximal rate will be 20MHz. Simulation results show that the analog decoder decreases at least one order of magnitude in power consumption and chip area for the same bit rate, compared with the decoder designed by digital circuits. The design method also can be used for implementing the analog decoder of Turbo code and LDPC code. There will be great improvement in the respect to the power consumption and the chip area of the analog decoder.

关 键 词：后验概率算法(APP) 模拟概率译码器 网格码 TURBO码 LDPC码 

分 类 号：TN919.3[电子电信—通信与信息系统]