主从并行状态机用于复杂FPGA控制系统设计  

Complex FPGA Control System Design Based on Master/Slave Parallel State Machines

作　　者：丰平[1] 马晓川[1] 陈模江[1] 刘大鹏[1] 

机构地区：[1]中国科学院声学研究所数字系统集成部,北京100190

出　　处：《微计算机应用》2009年第6期1-5,共5页Microcomputer Applications

基　　金：国防科工委基础科研资助(A1320070067);国家自然科学基金资助(60802072)

摘　　要：本文提出了一种基于主从并行状态机的设计方法,用于多状态的复杂状态机设计,通过把该方法应用于一个实际系统设计说明了抽象出Master和Slave状态机的过程。该方法为大规模复杂FPGA逻辑和时序设计提供了方法学上的参考和简化。This paper introduces a method based on master/slave parallel state machines for designing complex state machines which includes a lot of states. The process for abstracting master and slave state machines are clearly presented by applying the theory to design an example FPGA system. The method discussed paved another effective way to design logics and timing for FPGA system.

关 键 词：主从状态机 并行状态机 FPGA设计 

分 类 号：TP368.12[自动化与计算机技术—计算机系统结构]