0.6μm CMOS工艺迟滞比较器的失配分析  

Mismatch analysis of hysteresis comparator with 0.6μm CMOS process

作　　者：焦阳[1] 王志功[1] 徐建 

机构地区：[1]东南大学射频与光电集成电路研究所,江苏南京210096 [2]江苏新志光电集成有限公司,江苏南京210018

出　　处：《电路与系统学报》2009年第3期87-91,44,共6页Journal of Circuits and Systems

摘　　要：本文对一个采用0.6μm CMOS工艺的迟滞比较器的失配性能进行了理论分析,探讨了关键部件的尺寸失配对该比较器迟滞性能的影响。Hspice仿真证明了理论分析的正确性;Monte Carlo仿真进一步分析了该比较器性能对失配参数的敏感性。本文的工作为今后的抗失配设计改进提供了方向。This paper investigates the mismatching characteristics of a hysteresis comparator versus the key device dimensions in a 0.6μm CMOS process. The theoretical analysis is verified by Hspice simulation and the mismatch sensitivity of the comparator to some key parameters is given by Monte Carlo simulation. The results presented are helpful on the improvement of the design against mismatch.

关 键 词：失配 CMOS工艺 迟滞比较器 MONTE Carlo分析 

分 类 号：TN432[电子电信—微电子学与固体电子学]