基于FPGA的正码速调整的设计与实现  

Design and realization of Positive justification based on FPGA

作　　者：李月岗[1,2] 梅进杰[1] 

机构地区：[1]武汉空军雷达学院 [2]空军95927部队

出　　处：《微计算机信息》2009年第20期144-145,112,共3页Control & Automation

摘　　要：本文提出了基于FPGA正码速调整的设计方案,采用格雷码对地址编码的异步FIFO设计,并利用MAXPLUSⅡ进行编译和仿真。结果表明,设计方法切实可行。This paper presents Positive justification based on the FPGA,which based on asynchronous FIFO＇s gray address code, and MAXPLUS II is used for compiling and simulation.The result indicates the method are feasible.

关 键 词：正码速调整 FPGA 格雷码 异步FIFO 

分 类 号：TN914.33[电子电信—通信与信息系统]