高速异步FIFO的设计与实现  

High-speed Asynchronous FIFO Design and Implementation

作　　者：许庆功[1] 李孜[1] 赵佳[2] 张永胜[1] 

机构地区：[1]洛阳理工学院 [2]西安建筑科技大学

出　　处：《微计算机信息》2009年第20期153-155,共3页Control & Automation

基　　金：河南省自然科学基金(No.072300410180);省高校科技创新人才基金(No.2008HASTIT029)

摘　　要：本文主要研究了用FPGA芯片内部的EBRSRAM来实现异步FIFO设计方案,重点阐述了异步FIFO的标志信号——空/满状态的设计思路,并且用VHDL语言实现,最后进行了仿真验证。This article mainly studied the scheme usage of the internal resources EBRSRAM of FPGA realizes asynchronous FIFO,Focused on method of the Signal signs empty/ full state,And realizes with the VHDL language, finally has carried on the simulation confirmation.

关 键 词：异步电路 FIFO 格雷码 FULL EMPTY 

分 类 号：TP393.41[自动化与计算机技术—计算机应用技术]