一种改进的用于FPGA的快速数字锁相环电路设计  

Design of an Improved Architecture for Fast Locking DLL Used in FPGA

作　　者：谭聪[1] 卜海祥[1] 唐璞山[1] 

机构地区：[1]复旦大学专用集成电路与系统国家重点实验室,上海201203

出　　处：《复旦学报（自然科学版）》2009年第4期470-476,共7页Journal of Fudan University：Natural Science

基　　金：国家自然科学基金资助项目(60776023);国家"八六三"高技术研究发展计划资助项目(2007AA01Z285)

摘　　要：设计了一种可以用于FPGA的数字锁相环的集成电路结构．传统的快速逼近设计方法因仅采用单层次的设计架构，会面临延迟单元数目与精度的矛盾，从而需要消耗大量的逻辑资源及面积．新设计创新性地采用多层次延迟链的结构，分粗、细、微调3级逐次进行延迟补偿．近似于采用多位数（这里相当于3位八进制）代替单一位数来代表延迟大小，与传统的单层次数字锁相环技术相比大大地减少了延迟链数目及设计面积，仅相当于同样工艺和设计要求下传统数字锁相环技术延迟单元数目的1／10，及面积的1／2．该结构可实现20-200MHz频率范围并且设计精度可达到100ps．Design of an improved architecture for fast locking delay-lock loop （DLL） is presented, which can be used in FPGA. Traditional DLL design using only one layer of delay line faces the contradiction between the number of delay units and precision, resulting in huge amount of logic resource and chip area. Present design innovatively adopts three layers delay line architecture, taking 3 steps to adjust clock skew, greatly reduces its number of delay units and design area and improves its efficiency. This design needs only 1/10 of the number of delay line units and 1/2 chip area of the traditional DLL design. Besides, this architecture can work for a broad frequency range （from 20 MHz to 200 MHz） with a high precision （100 ps）.

关 键 词：现场可编程门阵列 延迟锁相环 相位锁定环 延迟链 

分 类 号：TN402[电子电信—微电子学与固体电子学]