基于FSL总线的JPEG解码协处理器  

JPEG Decoding Coprocessor Based on FSL Bus

作　　者：李庆诚[1] 白振轩[1,2] 刘洋[1] 胡海军[1] 

机构地区：[1]南开大学信息技术科学学院,天津300071 [2]解放军后勤工程学院,重庆400016

出　　处：《计算机工程》2009年第20期219-221,共3页Computer Engineering

基　　金：天津市科技支撑计划基金资助重点项目(08ZCKFGX01400)

摘　　要：介绍一种面向嵌入式应用,能与Micrblaze处理器较好地异步协同工作,不需要专用双口RAM的JPEG解码协处理器。该JPEG解码器采用Verilog语言实现,能很好地处理JFIF格式的JPEG压缩文件,并且在只有少量缓冲空间的FIFO上能正确工作。验证实验结果表明,该处理器在xilinx公司的XUP VirtexⅡ Pro开发板上,采用FSL总线与Microblaze处理器相连,工作效率较高。This paper introduces an embedded system oriented JPEG decoding coprocessor,which doesn t need dual-port RAM and works well with Microblaze asynchronously.This decoder can decode JPEG file whose format is JFIF perfectly with few FIFO memory space by verilog.Certified in xilinx s XUP Virtex II Pro development board,it works well through connection with Microblaze by FSL bus.

关 键 词：FSL总线 JPEG解码器 协处理器 异步FIFO 

分 类 号：TP368.1[自动化与计算机技术—计算机系统结构]