超前滞后型数字锁相环LL-DPLL在FPGA/CPLD中的实现  

Realization of LL-DPL in FPGA/CPLD

作　　者：汪璇[1] 

机构地区：[1]湖北大学知行学院计算机科学系,湖北武汉430011

出　　处：《湖北大学学报（自然科学版）》2009年第4期360-362,共3页Journal of Hubei University：Natural Science

摘　　要：研究超前滞后型数字锁相环的系统原理.讨论了数字信号在3个功能模块超前滞后的原理,给出了它们在FPGA/CPLD中实现的方式,为需要全数字锁相环控制的设备提供了一种可行的电路设计方案.The systematic principle of lead-lag type digital phase locked loop was discussed. The lead-lag principles of three functional modules for digital signal were investigated, and the realization methods of different modules in FPGA/CPLD were given,which provided a fensible circuit design, for these facilities needing LL-DPLL.

关 键 词：数字锁相环 FPGA/CPLD 数字鉴相器 数字环路滤波器 数控振荡器 

分 类 号：TN801[电子电信—信息与通信工程]