LDPC译码器的Impulse C编程设计  

Design of LDPC Decoder Based on Impulse C

作　　者：张培[1,2] 尚丽[2] 刘韬[2] 汪一鸣[3] 

机构地区：[1]江苏省现代企业信息化应用支撑软件工程技术研发中心,江苏苏州215104 [2]苏州职业大学,江苏苏州215104 [3]苏州大学,江苏苏州215021

出　　处：《电讯技术》2010年第2期89-92,共4页Telecommunication Engineering

基　　金：国家自然科学基金面上项目(60970058);江苏省现代企业信息化应用支撑软件工程技术研发中心开放基金项目(SX200906);The National Natural Science Foundation of China(No.60970058);The Opening Project of Jiangsu Province Support Software Engineering R&D Center for Modern Information Technology Application in Enterprise(No.SX200906)

摘　　要：提出了一种对LDPC码(低密度奇偶校验码)译码器进行FPGA(现场可编程门阵列)设计的新方案。不同于采用传统硬件描述语言方法,该方案基于最新一代从ImpulseC编程到硬件编译的便捷技术,在Xilinx Virtex2芯片XC2V2000上实现了1/2码率、码长2500的(3,6)LDPC码译码器。最大迭代次数为10次,主频50MHz时,数据吞吐量可达10Mbit/s,能够满足第三代移动通信系统对译码速率的要求。A new method to design LDPC decoder based on FPGA is proposed. It is based on the latest technique from Impulse C programming to hardware implementation, which is more efficient than the method in traditional HDL. A decoder for a family of （3,6） LDPC codes with a code rate of 0.5 and a block size of 2500 bits is implemented on Xilinx Virtex2 XC2V2000. When the maximum iteration is 10 times and clocked at 50MHz, the throughput is 10Mbit/s. It can meet the decoding speed requirement of the third - generation （3G） mobile communication system.

关 键 词：第三代移动通信系统 低密度奇偶校验码 译码器 现场可编程门阵列 ImpulseC编程 

分 类 号：TN911.22[电子电信—通信与信息系统]