基于FPGA的Viterbi译码器设计  

作　　者：王连成[1] 

机构地区：[1]西安电子科技大学电子工程学院,陕西西安710071

出　　处：《电子元器件应用》2010年第5期39-40,共2页Electronic Component & Device Applications

摘　　要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理,分析了Viterbi译码器的结构,然后用Verilog语言设计了一种基于Al-tera公司的EP3C120F780C8芯片的(2,1,7)Viterbi译码器,同时给出了时序仿真图。

关 键 词：卷积码 VITERBI译码 FPGA 

分 类 号：TN764[电子电信—电路与系统]