UHF RFID阅读器中优化小数频率综合器设计  

An Optimized Sigma-Delta Fractional-N Frequency Synthesizer for Monolithic CMOS UHF RFID Reader

作　　者：张润曦[1] 何伟[1] 石春琦[1] 赖宗声[1] 

机构地区：[1]华东师范大学微电子电路与系统研究所,上海200062

出　　处：《固体电子学研究与进展》2010年第2期251-255,共5页Research & Progress of SSE

基　　金：上海市科学技术委员会基金资助项目(07SA04)

摘　　要：给出了一个采用0.18μm CMOS工艺实现,基于三阶、三比特增量-总和调制技术,用于单片超高频射频识别阅读器的小数分频频率综合器。根据所采用的直接变频收发机结构特点及EPCglobal C1G2、ETSI协议的射频部分规范,确定阅读器本地振荡源相位噪声指标要求。测试结果表明:通过配置调制器的噪声传递函数零点,可使该频率综合器200 kHz频偏处的相位噪声得到有效抑制;当从1.8 V电源电压上抽取9.6 mA电流时,距离900 MHz测试中心频率200 kHz、1 MHz频偏处的相位噪声分别为-103与-132 dBc/Hz。A novel 3rd-order 3-bit single-loop sigma-delta fractional-N frequency synthesizer optimized for monolithic UHF RFID reader is fabricated in 0.18 μm CMOS technology.The phase noise requirements are recapitulated based on the proposed zero-IF architecture and EPCglobal C1G2 and ETSI RFID protocols.The measurement results show that the frequency synthesizer achieves noise suppression for additional zero configuration in noise transfer function of modulator.The measured phase noise is approximately-103 and-132 dBc/Hz at 200 kHz and 1 MHz offsets from 900 MHz center frequency while drawing 9.6 mA from 1.8 V power supply.

关 键 词：小数分频 频率综合器 阅读器 超高频射频识别 

分 类 号：TN43[电子电信—微电子学与固体电子学]