面向可制造性设计的铜互连有源测试结构的设计与实现  

Interconnect Capacitance Test Structures Design and Realized Based on Charge Based Capacitance Measurement (CBCM) Technique for DFM

作　　者：张永红[1] 毕烨[1] 

机构地区：[1]上海第二工业大学实验与实训中心,上海201209

出　　处：《上海第二工业大学学报》2010年第2期117-123,共7页Journal of Shanghai Polytechnic University

基　　金：上海第二工业大学校基金(No.QD209012)

摘　　要：随着超大规模集成电路制造技术的不断进步,互连线寄生电容已经成为超大规模集成电路延时和噪声的主要来源。提出并实现了一种基于电荷测量技术的互连寄生电容测试结构。利用这种结构可研究互连线和相关介质的几何尺寸变化,并可反馈应用到器件的可制造性设计和工艺模型的建立中去。Interconnection parasitic capacitance is the dominant delay and noise source in modem integrated circuits. This paper presents a test structure and a characterization method based on charge based capacitance measurement technique. The method could be implemented to study the variability of physical parameters such as interlayer dielectric （ILD） thickness and interconnect drawn width reduction, which can in turn be used in process/device modeling for design-for-manufacturing applications.

关 键 词：可制造性设计 铜互连 电容提取 测试结构设计 

分 类 号：TN405[电子电信—微电子学与固体电子学]